關於發布上海市2022年度EDA領域“揭榜掛帥”項目申報指南的通知

發布時間:2022-10-01瀏覽次數:25

各學院(部):

  為深化探索創新攻關新機製🤯🧑‍🦼‍➡️,推進我市EDA領域關鍵技術突破🗂,上海市科學技術委員會(以下簡稱市科委)按照揭榜掛帥製方式🎇,針對相關科研攻關任務,凝練懸賞標的,特發布2022年度上海市EDA領域揭榜掛帥項目指南。

  一🏠📃、征集範圍

  申報時間🛗:20229289:002022102016:30

  方向一:高層次建模和原型驗證系統的聯合仿真驗證方法

  面向電子系統規約設計🏋🏼‍♂️、分析與驗證的需求👨,開展系統架構設計方案、硬件平臺選擇👩🏼‍🔬、軟件與數據流規劃🥶、硬件/軟件任務協調與劃分等方案研究。驗證系統、子系統、元件或嵌入式軟件的行為和性能的高層次建模設計及其優化,並通過原型驗證系統由以太網總線或者高速串行計算機擴展接口(PCI-E)總線互聯的方式實現聯合仿真,實現對不同硬件、軟件實現方案進行快速的性能分析、研究與評價,在驗證和優化系統設計構想後得到能夠滿足全部約束條件的最優系統方案。利用電子設計自動化(EDA)達到系統方案的擴展升級或為新方案設計提供科學的、可重用參考依據的目標🏎。

  (一)考核指標

1.完成系統的架構優化🙇🏽‍♂️:支持2/4/8🤷🏼‍♂️,片上網絡(NOC)等不同數量處理器內核的配置🐆,支持不少於2種總線類型,支持不少於2種存儲器並形成架構模型👱‍♀️,完成性能對比測試。

2.完成功耗分析🗒:測試不少於2種典型架構場景下吞吐率和瞬時功耗和均值功耗的測量;分析硬件、軟件😠、網絡、操作系統或者功耗失效後系統的響應,並完成功耗優化報告。

3.根據實際的軟件代碼來做性能優化🕉、軟硬件分配(partition)🧮,占用緩存(buffer)等權衡,並完成性能優化報告💆🏼。

4.將註入現場可編程門陣列(FPGA)平臺內的真實寄存器傳輸級語言(RTL)設計通過合適的總線同該軟件構建的架構設計進行混合仿真,形成交叉驗證的混合仿真環境⚠️。並完成仿真測試報告。

5.測試以每秒500~8000萬個事件的速率運行,在復雜片上系統(SOC)模型上可每秒執行5000~50000條指令。

6.被測試設計應至少為4億專用集成電路(ASIC)邏輯門,且能擴展到16ASIC邏輯門的設計容量。

7.分析硬件設計的功能正確性、速率、拓撲結構;軟件設計中設計質量評估▶️、激勵、配置和功耗對整個設計的影響。

  (二)項目交付件

1.性能對比測試報告。

2.功耗優化報告📩。

3.性能優化報告✶。

4.混合仿真測試報告。

  (三)執行期限

2022111日至20231031日。

  (四)擬資助經費

  非定額資助𓀍,資助總經費不超過600萬🐔。

  方向二:面向5G應用的寬禁帶氮化镓射頻器件建模參數提取工具驗證與協同優化

  面向第五代移動通信技術(5G)及下一代移動通信技術應用🙅🏻,針對先進的第三代半導體氮化镓射頻器件模型提取的創新流程🕧;與目前代工廠使用的傳統模型提取流程和工具進行對比🐫,驗證模型提取電子設計自動化(EDA)工具數據處理能力、測試與測量設備接口、運行效率和計算精度👩🏼‍🦲👯‍♂️,對同一批次與不同批次晶圓上氮化镓建模參數提取進行統計分析,協助其它EDA工具完成對氮化镓模型協同優化,促進氮化镓工藝線一致性👵🏻、良率與性能綜合提升🤧📠。

  (一)考核指標

  通過先進流程與EDA工具完成對代工廠氮化镓射頻器件建模參數提取與統計分析,采用碳化矽襯底上的氮化镓(GaNonSiC)量產工藝製程。

1.針對450nm工藝製程🪱,晶圓尺寸4吋,耗盡型器件🛍️,管芯尺寸不小於4種,流片批次不低於2次💩,每次流片晶圓不低於2片。

2.針對350nm工藝製程💎,晶圓尺寸4吋🐲👴🏼,耗盡型器件,管芯尺寸不小於4種,流片批次不低於2次👴🏻,每次流片晶圓不低於2片。

3.溫度特性🦶🏼:典型值-20℃/25℃/120℃⚪️。

4.直流特性📗🗝:柵壓範圍🎣:-5V+1V,漏壓範圍:0V48V,脈沖占空比不低於20%

5.射頻特性:6GHz頻段內🦶🏽,S11S12S21S22小信號特性;OP1dB😔,IMD3大信號測試。

  (二)項目交付件

1.代工廠現有傳統氮化镓射頻器件建模參數提取工具軟件與創新建模EDA工具的流程及指標性能系統性對比報告🩻。

2.上述軟件驗證性能與客戶展示時定製氮化镓射頻器件1×50μm管芯(10只)與4×50μm管芯(10只),GSG間距150μm,電流密度1A/mm,工作電壓48V🙅🏼‍♀️,GELPAK包裝⚰️。

  (三)執行期限

2022111日至20231031日🔭。

  (四)擬資助經費

  非定額資助,資助總經費不超過600萬。

  方向三:可編輯邏輯陣列(FPGA)編譯工具時序驅動邏輯劃分技術驗證

  面向時序敏感的復雜算法型芯片原型驗證需求,在實際目標設計過程中,驗證可編輯邏輯陣列(FPGA)編譯工具時序驅動劃分技術💽。通過反饋優化,進一步提升原型驗證系統性能🧋。

  (一)考核指標

1.用於驗證此項技術的目標設計應為時序敏感的復雜算法型芯片📨,邏輯規模不小於300M等效邏輯門🤛🏽。

2.編寫工具編譯腳本,進行參數配置等各項調整👩🏻‍🌾,迭代優化目標設計實現的面積和時序⚓️,發現工具潛在的3項以上的優化方向、目標和可能。

3.通過目標設計對工具進行優化,驗證時序驅動劃分在芯片設計上能提高原型驗證性能(包括但不限於最高工作頻率,片間延遲🫵🏼,板間延遲等)至少25%

4.驗證100片可編輯邏輯陣列(FPGA)時序驅動的邏輯劃分,編譯時間少於1小時🏃🏻。

  (二)項目交付件

1.目標設計在多可編輯邏輯陣列(FPGA)上實現的分析報告🙆🏿。

2.目標設計對驗證編譯工具特性的報告。

  (三)執行期限

2022111日至20231031日。

  (四)擬資助經費

  非定額資助,資助總經費不超過200萬。

  方向四👈🏻:基於人工智能(AI)驅動的電磁仿真算法加速技術

  面向電子設計自動化(EDA)電磁仿真引擎對復雜結構多端口散射參數(S參數)的建模需求,在特定場景下,基於機器學習理論探索提高仿真引擎計算速度的方法,以期提高仿真效率,縮短用戶設計周期。

  (一)考核指標

1.開發機器學習和電磁仿真引擎相結合的技術,計算500個變量的100個端口網絡在2000個頻點上的散射參數(S參數)。求解精度和不使用機器學習的流程相比,散射參數(S參數)全頻帶平均偏差在0.1%以內🧩,最大誤差在1%以內🧑‍🦼。

2.求解速度和不使用機器學習的流程相比提高100倍,內存使用小於原流程。

  (二)項目交付件

C++源代碼

  (三)執行期限

2022111日至20231031日🧑🏻‍🦼‍➡️。

  (四)擬資助經費

  非定額資助,資助總經費不超過100萬👩🏼‍💼🖕🏽。

  二🚴‍♀️、申報要求

  除滿足前述相應條件外,還須遵循以下要求:

1.項目申報單位應當是註冊在本市的法人或非法人組織💖,具有組織項目實施的相應能力🚆🍴。

2.研究內容已經獲得財政資金支持的,不得重復申報。

3.所有申報單位和項目參與人應遵守科研倫理準則👩🏿‍✈️,遵守人類遺傳資源管理相關法規和病原微生物實驗室生物安全管理相關規定🏊🏼,符合科研誠信管理要求🤞🏻。項目負責人應承諾所提交材料真實性,申報單位應當對申請人的申請資格負責🐤,並對申請材料的真實性和完整性進行審核,不得提交有涉密內容的項目申請★。

4.申報項目若提出回避專家申請的,須在提交項目可行性方案的同時,上傳由申報單位出具公函提出回避專家名單與理由💇🏽‍♂️。

5.本批揭榜掛帥項目由市科委會同用戶單位共同組織開展受理、評審、立項、驗收等項目管理事項🎞。采取通訊評審方式對揭榜項目進行擇優遴選,相關事宜🥵,另行通知☝️。

  三🏊🏽‍♀️、申報方式

1.項目申報采用網上申報方式,無需送交紙質材料。申請人通過中國上海門戶網站(http://www.sh.gov.cn--政務服務--點擊上海市財政科技投入信息管理平臺進入申報頁面👨‍🎨,或者直接通過域名http://czkj.sheic.org.cn/進入申報頁面:

  【初次填寫】使用“一網通辦”登錄(如尚未註冊賬號,請先轉入“一網通辦”註冊賬號頁面完成註冊),進入申報指南頁面🚣🏼,點擊相應的指南專題,進行項目申報;

  【繼續填寫】使用“一網通辦”登錄後⚃,繼續該項目的填報。

  有關操作可參閱在線幫助🆕。

2.項目網上填報截止時間(含申報單位網上審核提交)為2022102016:30

  四、評審方式

  采用一輪通訊評審方式。

  五☮️、咨詢電話

  服務熱線🟠:021-123458008205114(座機)、4008205114(手機)

本校安排:

請依托本校申報的老師,於10181630完成網上申報並提交逾期後填報項目不予以受理。  

聯系人:詹偉

聯系電話:55274272

科技發展研究院

2022101


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